Feldeffekttransistoren (FET)
Feldeffekttransistoren oder FET (field-effect transistor) sind unipolare Transistoren, bei denen im Gegensatz zu den Bipolartransistoren nur ein Ladungstyp am Stromtransport beteiligt ist. Abhängig von der Bauart sind am Stromtransport entweder Elektronen oder Löcher (Defektelektronen) beteiligt.
Bestandteile eines Feldeffekttransistors
FET's bestehen aus einem Kristall (n- oder p-Dotierung). An diesem Kristall ist eine Steuerelektrode (Gate) isoliert angebracht. Wird am Gate eine Spannung angelegt, ändert sich die Leitfähigkeit des Kristalles. Es fließt aber kein Strom durch das Gate! Dadurch wird der FET leistungslos, ohne Strom sondern nur mit einer Spannung gesteuert.
Aufbau eines N-Kanal J-FET
Beim n-Kanal Typ fließt der Strom vom Drain zum Source-Anschluss. Zwischen Gate und Kristall liegt eine Sperrschicht. Diese Sperrschicht wird umso größer, je größer (negativer) die Spannung am Gateanschluss ist. Der J-FET ist damit ein selbstleitender Typ, da bereits bei einer Gatespannung von UGS = 0V ein Drainstrom fließt. Beim Anlegen einer negativen Gatespannung, wird der Drain-Source-Kanal zunehmend zugeschnürt, solange bis der Transistor vollkommen sperrt. Diese Spannung, bei der der Transistor sperrt, wird Pinch-Off-Spannung (Abschnürspannung) genannt.
Schaltzeichen eines N- und P-Kanal JFETs
Ein typischer Vertreter dieser Gruppe ist z.B. der BF256. Hier das Gehäuse mit der Anschlussbelegung und Maximalwerte.
Wir untersuchen den Sperrschicht-FET mit n-Kanal vom Typ BF256A.
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1. Aufnahme der Ein- und Ausgangskennlinie:
Die Messschaltung
Messergebnisse und Ausgangskennlinie bei unterschiedlichen Gate-Source-Spannungen
Übertragungskennlinie für UDS=5V
Die Pinch-Off-Spannung beträgt -1,82V.
Eine zusätzliche Abschnürwirkung verursacht die Spannung UDS. Diese Abschnürwirkung wirkt sich durch die Keilform der Sperrschicht besonders am Drain-seitigen Ende des FET aus. Der Strom ID steigt dadurch mit zunehmender Spannung UDS nicht beliebig an sondern wird durch die Ausdehnung der Sperrschicht begrenzt.
VERSUCH
Ein JFET (BF256A) wird am Gate-Source-Kanal kurzgeschlossen und die Spannung UDS wird schrittweise von 1 bis 30V erhöht.
Gemessen wird der Strom ID.
Messschaltung
Drain-Source-Kurzschlussstrom
Hier der IDSS (Drain-Source-Kurzschlussstrom) lt. Datenblatt:
Hier wird der Betrieb im "ohmschen Bereich" des FET ausgenutzt. Mit Hilfe der ermittelten Messwerte, ist ein näherungsweise linearer Bereich der Kennlinie UGS / UDS zu erkennen. Wird der FET in diesem Bereich betrieben, ändert sich der Widerstand der Drain-Source-Strecke annähernd linear zur angelegten Steuerspannung UGS.
Messschaltung, Messdaten und Kennlinie
Die Versorgungsspannung = 5V konstant. Der lineare Bereich liegt zwischen UGS = -1,08 und -1,45V. Das Teilerverhältnis U2/U1 ist eine Funktion von UGS.
